Lógica Programável

O roteiro como a instituição entrega

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Trabalho de Lógica Programável (Fase AII – 2025)

Este trabalho prático tem como objetivo introduzir os alunos ao estudo da Lógica Programável, com foco em FPGAs (Field Programmable Gate Arrays). Ao longo da atividade, será utilizada a linguagem de descrição de hardware VHDL para o desenvolvimento de circuitos digitais básicos, por meio da ferramenta Quartus II. Esses dispositivos desempenham um papel fundamental em diversas áreas, devido à sua flexibilidade, capacidade de prototipagem rápida e alto desempenho. Ao final do projeto, espera-se que os alunos adquiram conhecimentos práticos e teóricos fundamentais dessa área.

O trabalho deverá ser entregue no modelo de relatório (Modelo de Relatorio - Lógica Programável AII.doc)

Atividade 1: Implementar as portas lógicas AND, OR e XOR (2

Implementar as portas lógicas AND, OR e XOR que devem ser selecionáveis. Se a entrada de seleção for igual a “00”, a porta AND deve ser selecionada. Se a entrada de seleção for igual a “01”, a porta OR deve ser selecionada.

Se a entrada de seleção for igual a “10”, a porta XOR deve ser selecionada. E, se a entrada de seleção for igual a “11”, a última porta selecionada deve permanecer.

Entrada

• Uma entrada de 2 bits (entrada da porta lógica);
• Uma entrada de 2 bits (seleção das portas lógicas);
• Uma saída de 1 bit;

Avaliação: Seleção

Código em VHDL (0,5 ponto): sel (1)
sel (0)

• Organização do código; Saída

Atividade 2: Comparador de Magnitude de 4 bits (2 pontos)

O comparador de magnitude de 4 bits compara dois números de 4 bits (duas entradas) e indica em sua saída qual delas tem a maior magnitude. Se entrada 1 for maior que a entrada 2, apenas a saída 2 (S2) deve ser ativada.

Se entrada 1 for menor que a entrada 2, apenas a saída 1 (S1) deve ser ativada. E, se entrada 1 for igual a entrada 2, apenas a saída 0 (S0) deve ser ativada.

Entrada 1 Entrada 2

• Duas entradas de 4 bits;
• Uma saída de 3 bits;

Atividade 3: Multiplexador de quatro entradas de 3 bits (2

Um multiplexador de quatro entradas seleciona uma das quatro entradas para ser passada para a saída com base nos sinais de seleção.

• Quatro entradas de 3 bits cada;

• Uma entrada de 2 bits (seleção)

• Uma saída de 3 bits;

Atividade 4: Demultiplexador de quatro entradas de 3 bits (2

Um demultiplexador de quatro saídas distribui os dados de uma entrada para uma entre quatro saídas.

• Uma entrada de 3 bits;

• Uma entrada de 2 bits (seleção)

• Quatro saídas de 3 bits;

Atividade 5: Contador síncrono de 8 bits com módulo

selecionável (2 pontos)

Um contador síncrono de 8 bits que conta de forma crescente e deve ter a função de seleção do modo de contagem entre 16, 64, 128 e 256. O contador reinicia ao atingir o valor máximo do módulo selecionado.

• Entrada de 1 bit (clock);

• Entrada para selecionar o módulo desejado;
• Entrada de para zerar o contador (reset);
• Uma saída de 8 bits;
• Saída de overflow que indica quando o contador atinge o valor máximo do módulo selecionado;
• Contar de 0 até o valor do módulo selecionado (16, 64, 128 ou 256);
• Reiniciar ao atingir o valor máximo do módulo.
• Zerar a contagem com reset.